آمار
| تعداد نشریات | 43 |
| تعداد شماره‌ها | 1,230 |
| تعداد مقالات | 15,123 |
| تعداد مشاهده مقاله | 50,634,741 |
| تعداد دریافت فایل اصل مقاله | 13,722,052 |
طراحی و پیاده‌سازی رمزنگار AES در بستر FPGA برای خطوط پرسرعت | ||
| مجله مهندسی برق دانشگاه تبریز | ||
| مقاله 13، دوره 46، شماره 1 - شماره پیاپی 75، خرداد 1395، صفحه 153-167 اصل مقاله (1.17 M) | ||
| نویسندگان | ||
| پرهام درّی1؛ علی قیاسیان* 2؛ حسین سعیدی3 | ||
| 1دانشگاه آزاد اسلامی واحد نجف‌آباد - دانشکده مهندسی کامپیوتر | ||
| 2دانشگاه شهرکرد - دانشکده فنی و مهندسی | ||
| 3دانشگاه صنعتی اصفهان - دانشکده مهندسی برق و کامپیوتر | ||
| چکیده | ||
| الگوریتم رمزنگاری AES یکی از متداول‌ترین الگوریتم‌های رمزنگاری متقارن است. به‌علت قابلیت‌های این الگوریتم، آن را می‌توان بر روی بسترهای مختلفی ازجمله بـر روی بسـترهای سخـت‌افزاری نظیر FPGA پیاده‌سازی کرد. همچنین به‌علت ساختار الگوریتم می‌توان مسیر داده را به‌صورت چرخشی و یا غیر چرخشی پیاده‌سازی نمود. ازآنجاکه بسته به کاربرد، استفاده از هریک از این دو معماری تأثیر فراوانی بر میزان گذردهی و میزان منابع مصرفی دارد، می‌بایست در طراحی توازنی میان این دو عامل همواره متناقض بـرقرار شود. همچنین ازآنجاکه در این الگوریتم قسمت S-Box بخش بحرانی جهت دستیابی بـه این اهـداف است، ایـن مقاله به ارائه یک مدار ترکیبی به‌منظور پیاده‌سازی S-Box استفاده‌شده در تبدل جای‌گشت بایت در الگوریتم AES و همچنین طراحی مسیر داده در این الگوریتم به‌صورت غیر چرخشی و با استفاده از تکنیک خط‌لوله می‌پردازد. نتایج حاصل در مرحله Place & Route نشان می‌دهد که معماری ارائه‌شده در این مقاله به‌میزان slices 3669 مصرف کرده و با بیشترین فرکانس پالس ساعت MHz 776/570 قادر است عمل کند بنابراین به گذردهی Gbps 35/71 دست می‌یابد. این نتایج بر روی Virtex 7 FPGA (xc7v585t -3ff1157) و با استفاده از نرم‌افزار Xilinx ISE 14.2 به‌دست آمده است. | ||
| کلیدواژه‌ها | ||
| رمزنگاری؛ الگوریتم AES؛ بسترهای سخت‌افزاری؛ FPGA | ||
| مراجع | ||
|
[1] ذاکرحسینی و ملکیان,امنیت دادهها، ویراستة باباخانی، ویرایش دوم، تهران، مؤسسه علمی - فرهنگی نص، 1387. [2] عطائی، روزبهانی، سعیدی و برنج‌کوب، «طراحی و پیاده‌سازی سخت‌افزاری رمزگذار و رمزگشای AES با طرح خط‌لوله فیدبک‌دار». سومین کنفرانس انجمن رمز ایران، صفحات 361-370، دانشگاه صنعتی اصفهان، 1384. [3] F. Standaert, G. Rouvroy, J. Quisquater, and J. Legat, “Efficient implementation of rijndael encryption in reconfigurable hardware : improvements and design tradeoffs,” Cryptographic Hardware and Embedded Systems - CHES, Springer Berlin Heidelberg, vol. 2779, pp. 334-350, 2003. [4] A. Hodjat, and I. Verbauwhede, “A 21.54 Gbits/s fully pipelined AES processor on FPGA,” 12th Annual IEEE Symposium on Field-Programmable Custom Computing Machines, pp. 308-309, 2004. [5] A. Hodjat, and I. Verbauwhede, “Area-throughput trade-offs for fully pipelined 30 to 70 Gbits/s AES processors,” IEEE Trans. Comput., vol. 55, no. 4, pp. 366-372, 2006. [6] H. Qin, T. Sasao, and Y. Iguchi, “An FPGA design of AES encryption circuit with 128-bit keys,” Proceedings of the 15th ACM Great Lakes symposium on VLSI - GLSVSLI ’05, pp. 147-151, 2005. [7] D. Theodoropoulos, A. Siskos, and D. Pnevmatikatos, “CCproc : a custom VLIW cryptography co-processor for symmetric-key ciphers,” Reconfigurable Computing: Architectures, Tools and Applications, pp. 318-323, 2009. [8] L. Gaspar, V. Fischer, F. Bernard, L. Bossuet, and P. Cotret, “Hcrypt: a novel concept of crypto-processor with secured key management,” International Conference on Reconfigurable Computing and FPGAs, pp. 280-285, 2010. [9] A. Bouhraoua, “Design feasibility study for a 500 Gbits/s advanced encryption standard cipher/decipher engine,” IET Comput. Digit. Tech, vol. 4, no. 4, pp. 334-348, 2010. [10] S.K. Mathew, F. Sheikh, M. Kounavis, S. Gueron, A. Agarwal, S.K. Hsu, H. Kaul, M.A. Anders, and R.K. Krishnamurthy, “53 Gbps native GF(2^4)^2 composite-field AES-encrypt/decrypt accelerator for content-protection in 45 nm high-performance microprocessors,” IEEE J. Solid-State Circuits, vol. 46, no. 4, pp. 767-776, 2011. [11] M. Grand, L. Bossuet, B. Gal, G. Gogniat, and D. Dallet, “Design and implementation of a multi-core crypto-processor for software defined radios,” Reconfigurable Computing: Architectures, Tools and Applications SE - 5, Springer Berlin Heidelberg, vol. 6578, pp. 29-40, 2011. [12] M.I. Soliman, and G.Y. Abozaid, “FPGA implementation and performance evaluation of a high throughput crypto coprocessor,” J. Parallel Distrib. Comput., vol. 71, no. 8, pp. 1075-1084, 2011. [13] L. Bossuet, M. Grand, L. Gaspar, V. Fischer, and G. Gogniat, “Architectures of flexible symmetric key crypto engines—a survey,” ACM Comput. Surv., vol. 45, no. 4, pp. 1-32, 2013. [14] Helion. AES-GCM (galois counter mode) core for FPGA (xilinx, altera, microsemi, lattice) and ASIC - helion technology, http://www.heliontech.com/aes_gcm.htm/, 2014. [15] Helion. AES core - Xilinx, Altera, Microsemi, Lattice and ASIC - Helion Technology, http://www.heliontech.com/-aes_giga.htm/, 2014. [16] FIPS-197, Announcing the ADVANCED ENCRYPTION STANDARD (AES), Federal Information Processing Standards Publication 197. United States National Institute of Standards and Technology (NIST). November 26, 2001, Retrieved October 2, 2012. [17] M. Khalil, and M. Hani, Verilog Design of a 256-Bit AES Crypto Processor Core, Universiti Teknologi Malaysia, Faculty of Electrical Engineering, 2007. [18] V. Rijmen, Efficient Implementation of the Rijndael s-box, Kathol, Univ. Leuven, Dept. ESAT. Belgium,2000. [19] A. Satoh, S. Morioka, K. Takano, and S. Munetoh, “A compact rijndael hardware architecture with s-box optimization,” Adv. Cryptol. — ASIACRYPT 2001 SE - 15, vol. 2248, pp. 239-254, 2001. [20] C.P. Su, C.L. Horng, C.T. Huang, and C.W. Wu, “A configurable AES processor for enhanced security,” Proceedings of the 2005 conference on Asia South Pacific design automation - ASP-DAC ’05, pp. 361-366, 2005. [21] X. Zhang, and K.K. Parhi, “High-speed VLSI architectures for the AES algorithm,” Very Large Scale Integr. Syst. IEEE Trans., vol. 12, no. 9, pp. 957–967, 2004.
| ||
|
آمار تعداد مشاهده مقاله: 1,890 تعداد دریافت فایل اصل مقاله: 1,313 |
||