آمار
| تعداد نشریات | 43 |
| تعداد شماره‌ها | 1,253 |
| تعداد مقالات | 15,411 |
| تعداد مشاهده مقاله | 51,249,512 |
| تعداد دریافت فایل اصل مقاله | 14,256,694 |
مدار پویای جدید برای طراحی رجیستر فایل‌های سرعت- بالا | ||
| مجله مهندسی برق دانشگاه تبریز | ||
| مقالات آماده انتشار، اصلاح شده برای چاپ، انتشار آنلاین از تاریخ 04 دی 1402 | ||
| نوع مقاله: علمی-پژوهشی | ||
| شناسه دیجیتال (DOI): 10.22034/tjee.2023.58154.4706 | ||
| نویسنده | ||
| Mohammad Asyaei* | ||
| استادیار دانشکده فنی و مهندسی – دانشگاه دامغان | ||
| چکیده | ||
| سهم عمده‌ای از تأخیر و توان مصرفی در رجیستر فایل‌ها، مربوط به مسیرهای خواندن است. مسیرهای خواندن با استفاده از مدارهای پویا پیاده‌سازی میشوند تا عملکرد رجیستر فایل‌ها را بهبود ببخشند. بنابراین طراحی یک مدار پویای سرعت- بالا و توان- پایین برای رسیدن به رجیستر فایل‌هایی که از نظر انرژی کارایی داشته باشند برای ریزپردازنده‌های جدید ضروری است. در این مقاله، یک مدار پویای جدید برای کاهش تأخیر و توان مصرفی رجیستر فایل‌ها بدون کاهش قابل توجه در مصونیت در برابر نویز ارائه می‌شود. در مدار پویای پیشنهادی، ولتاژ تغذیه شبکه پایین‌بر (PDN) نسبت به ولتاژ اصلی مدار کمتر است تا توان مصرفی کاهش یابد. همچنین، شبکه‌های پایین‌بر با تعداد ورودی زیاد با استفاده از شبکه‌های کوچک‌تر پیاده‌سازی میشوند تا ظرفیت خازنی گره پویا کم شده و عملکرد مدار افزایش یابد. یک رجیستر فایل با 64 کلمه 32 بیتی، دو درگاه برای خواندن و یک درگاه برای نوشتن با استفاده از مدار پیشنهادی پیاده‌سازی می‌شود. شبیه‌سازی‌ها با استفاده از شبیه‌ساز HSPICE در فناوری 90 نانومتر CMOS انجام می‌شود. نتایج شبیه‌سازی‌ها به ازای مصونیت در برابر نویز یکسان، نشان‌دهنده کاهش 45 و 31 درصدی به ترتیب در تأخیر و توان مصرفی رجیستر فایل پیشنهادی در مقایسه با رجیستر فایل متداول است. | ||
| کلیدواژه‌ها | ||
| رجیستر فایل؛ منطق پویا؛ طراحی سرعت- بالا؛ طراحی توان- پایین؛ مصونیت در برابر نویز | ||
| مراجع | ||
|
| ||
|
آمار تعداد مشاهده مقاله: 81 |
||