تعداد نشریات | 44 |
تعداد شمارهها | 1,303 |
تعداد مقالات | 16,020 |
تعداد مشاهده مقاله | 52,489,207 |
تعداد دریافت فایل اصل مقاله | 15,216,891 |
ارائه ساختاری جدید از ترانزیستورهای اثرمیدان در مقیاس نانو بهمنظور بالابردن قابلیت اطمینان | ||
مجله مهندسی برق دانشگاه تبریز | ||
مقاله 39، دوره 48، شماره 3 - شماره پیاپی 85، آذر 1397، صفحه 1399-1404 اصل مقاله (470.79 K) | ||
نویسندگان | ||
مهسا مهراد؛ میثم زارعی* | ||
دانشکده فنی و مهندسی - دانشگاه دامغان | ||
چکیده | ||
ترانزیستورهای ماسفت با تکنولوژی سیلیسیم روی عایق کاربرد وسیعی در صنعت الکترونیک دارند. اما وجود لایه عایق در این ساختارها باعث مشکلاتی مانند اثر بدنه شناور و اثر خودگرمایی میگردند. بهمنظور بالابردن عملکرد الکتریکی، در این مقاله یک ترانزیستور ماسفت سیلیسیم روی عایق در مقیاس نانو ارائه میگردد. ساختار پیشنهادی با نام QSZ-MOSFET ارائه میگردد که در آن چهار ناحیه سیلیسیمی در کانال و در اکسید مدفون در نظر گرفته میشوند. نواحی نوع N در کانال یک ناحیه تخلیه ایجاد میکنند که قابلیت جریاندهی ترانزیستور را افزایش میدهند. علاوه بر این، اکثر حفرههای ایجادشده توسط اثر بدنه شناور، توسط این نواحی تخلیه میگردند. نواحی نوع P در اکسید مدفون کمک به کاهش دمای شبکه میکنند و راهی برای عبور گرما از قسمت فعال ترانزیستور به زیرلایه ایجاد میکنند. عملکرد ساختار پیشنهادی و ساختار ماسفت مرسوم توسط نرمافزار ATLAS شبیهسازی میشوند و نشان داده میشود که ترانزیستور پیشنهادی دارای عملکرد بهتری نسبت به ساختار متداول از نظر قابلیت جریاندهی، ماکزیمم دمای الکترون در کانال، میدان الکتریکی، جریان حالت خاموش، دمای شبکه و قابلیت تحرک الکترون میباشد. در کنار مزایای ذکرشده، جایگزینی بخشی از اکسید مدفون با سیلیسیم موجب افزایش خازن پارازیتی میگردد. | ||
کلیدواژهها | ||
ترانزیستورهای اثرمیدان فلز-اکسید- نیمههادی (ماسفت)؛ تکنولوژی سیلیسیم روی عایق؛ اثر بدنه شناور؛ دمای شبکه؛ میدان الکتریکی | ||
مراجع | ||
[1] J. P. Colinge, Silicon-on-insulator technology: materials to VLSI, 3rd ed., Kluwer Academic Publishers, 2004. [2] J. Baek, J. Kim, S. G. Kim, J. K. Moon, Y. H. Lee, “A novel technique for fabricating trench MOSFET employing oxide spacers and self-align techniques,” Materials Science and Engineering: B, vol. 97, pp. 123-128, 2003. [3] M. Yoshimi, H. Hazama, M. Takahashi, S. Kambayashi, T. Wada, K. Kato, et al., “Two-dimensional simulation and measurement of high-performance MOSFETs made on a very thin SOI film,” IEEE Transaction on Electron Devices, vol. 36, pp. 493-503, 1989. [4] M. Saremi, A. A. Kusha, S. Mohammadi, “Ground plane fin-shaped field effect transistor (GP-FinFET): a FinFET for low leakage power circuits,” Microelectronic Engineering, Vol. 95, pp. 74-82, 2012. [5] M. Saremi, B. Ebrahimi, A. A. Kusha, “Process variation study of Ground Plane SOI MOSFET,” 2nd Asia Symposium on Quality Electronic Design (ASQED), pp. 66-69, 2010. [6] حامد نجفعلی زاده و علی اصغر اروجی، «طراحی ساختاری از ترانزیستور ماسفت دو گیتی با به کارگیری دو ماده، اکسید هافنیم (HfO2) و سیلیسیم-ژرمانیوم (SiGe) در کانالی از جنس سیلیسیم (DG-DM)،» مجله مهندسی برق دانشگاه تبریز، جلد 47، شماره 1، صفحات 299-304، 1396. [7] S. Cristoloveanu, S. Li, “Electrical characterization of silicon-on-insulator materials and devices,” Springer, 1995. [8] S. Deb, N. B. Singh, N. Islam, S. K. Sarkar, “Work function engineering with linearly graded binary metal alloy gate electrode for short-channel SOI MOSFET,” IEEE Transactions on Nanotechnology, vol. 11, pp. 472-478, 2012. [9] B. Manna, S. Sarkhel, N. Islam, S. Sarkar, S. K. Sarkar, “Spatial composition grading of binary metal alloy gate electrode for short-channel SOI/SON MOSFET application,” IEEE Transactions on Electron Devices, vol. 59, pp. 3280-3287, 2012. [10] Q. Xie, C. J. Lee, J. Xu, C. Wann, J. Y. C. Sun, Y. Taur, “Comprehensive analysis of short-channel effects in ultrathin SOI MOSFETs,” IEEE Transactions on Electron Devices, vol. 60, pp. 1814-1819, 2013. [11] S. Selberherr, Analysis and simulation of semiconductor devices, Springer-Verlag, Wien-New York, 1984. [12] علی اصغر اروجی، زینب رمضانی و عاطفه رحیمی فر، «ترانزیستور اثر میدان فلز-نیمههادی در تکنولوژی سیلیسیم روی عایق با استفاده از یک تکه اکسید اضافی در کانال برای کاربردهای توان و فرکانس بالا،» مجله مهندسی برق دانشگاه تبریز، جلد 46، شماره 4، صفحات 1-6، 1395. [13] S. Cristoloveanu, “Silicon on insulator technologies and devices: from present to future,” Solid State Electronics, vol. 45, pp. 1403-1411, 2001. [14] Ali A. Orouji, S. E. Jamali Mahabadi, P. Keshavarzi, A novel partial SOI LDMOSFET with a trench and buried P layer for breakdown voltage improvement, Superlattices and Microstructures, vol. 50, pp. 449-460, 2011. [15] M. Mehrad, “Controlling floating body effect in high temperatures: L-shape SiGe region in nano-scale MOSFET,” Superlattices and Microstructures, vol. 85, pp. 573-580, 2015. [16] A. Orouji, S. Heydari, M. Fathipour, “Double step buried oxide (DSBO) soi-mosfet: a proposed structure for improving self-heating effects,” Physica E, vol. 41, pp. 1665-1668, 2009. [17] X. Luo, T. F. Lei, Y. G. Wang, G. L. Yao, Y. H. Jiang, K. Zhou, ... , R. Ge, “Low on-resistance SOI dual-trench-gate MOSFET,” IEEE Transactions on Electron Devices, vol. 59, pp. 504-509, 2012. [18] Ohata, Y. Bae, C. Fenouillet-Beranger, S. Cristoloveanu, “Mobility enhancement by back-gate biasing in ultrathin SOI MOSFETs with thin BOX,” IEEE Electron Device Letters, vol. 33, pp. 348-350, 2012. [19] J. Luo, J. Chen, Q. Wu, Z. Chai, J. Zhou, T. Yu, ... , X. Wang, “A tunnel diode body contact structure for high-performance SOI MOSFETs,” IEEE Transactions on Electron Devices, vol. 59, pp. 101-107, 2012. [20] Z. Qiuming, L. Qi, T. Ning, L. Yongchang, “A high-voltage SOI MOSFET with a compensation layer on the trenched buried oxide layer,” Journal of Semiconductors, vol. 34, 2013. [21] H. Jeon, B. H. Lee, B. C. Jang, S. Y. Choi, Y. K. Choi, “Experimental study on quantum mechanical effect for insensitivity of threshold voltage against temperature variation in strained SOI MOSFETs,” In SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), 2015. [22] W. Chen, R. Cheng, D. W. Wang, H. Song, X. Wang, H. Chen, ... , Y. Zhao, “Electrothermal Effects on Hot-Carrier Reliability in SOI MOSFETs—AC Versus Circuit-Speed Random Stress,” IEEE Transactions on Electron Devices, vol. 63, pp. 3669-3676, 2016. [23] Device simulator ATLAS, Silvaco International; 2007. [24] A. Orouji, M. K. Anvarifard, “SOI MOSFET with an insulator region (IR-SOI): A novel device for reliable nanoscale CMOS circuits,” Materials Science and Engineering B, vol. 178, pp. 431-437, 2013. [25] M. K. Anvarifard, Ali A. Orouji, “Improvement of self-heating effect in a novel nanoscale SOI MOSFET with undoped region: a comprehensive investigation on DC and AC operations,” Superlattices and Microstructures, vol. 60, pp. 561-579, 2013. [26] A. Orouji, M. K. Anvarifard, “Novel reduced body charge technique in reliable nanoscale SOI MOSFETs for suppressing the kink effect,” Superlattices and Microstructures, vol. 72, pp. 111-125, 2014. [27] J. Chen, L. Jiexin, W. Qingqing, C. Zhan, H. Xiaolu, W. Xing, W. Xi, “Extra source implantation for suppression floating-body effect in partially depleted SOI MOSFETs,” Nuclear Instruments and Methods in Physics Research Section B: Beam Interactions with Materials and Atoms, Vol. 272, pp. 128-131, 2012. [28] A. Orouji, A. Abbasi, “Novel partially depleted SOI MOSFET for suppression floating-body effect: An embedded JFET structure,” Superlattices and Microstructures, Vol. 52, no. 3, pp. 552-559, 2012. [29] Der, P. Ghedini, J. A. Martino, E. Simoen, C. Claeys, “Impact of the twin-gate structure on the linear kink effect in PD SOI nMOSFETS,” Microelectronics journal, Vol. 37, no. 8, pp. 681-685, 2006. | ||
آمار تعداد مشاهده مقاله: 465 تعداد دریافت فایل اصل مقاله: 463 |