تعداد نشریات | 44 |
تعداد شمارهها | 1,302 |
تعداد مقالات | 16,017 |
تعداد مشاهده مقاله | 52,485,145 |
تعداد دریافت فایل اصل مقاله | 15,212,917 |
طراحی آشکار ساز فاز- فرکانس پویا و پمپ بار با توان مصرفی پاییندر فناوری 180 نانومتر | ||
مجله مهندسی برق دانشگاه تبریز | ||
مقاله 1، دوره 54، شماره 2 - شماره پیاپی 108، مرداد 1403، صفحه 133-142 اصل مقاله (732.21 K) | ||
نوع مقاله: علمی-پژوهشی | ||
شناسه دیجیتال (DOI): 10.22034/tjee.2023.17048 | ||
نویسندگان | ||
فاطمه اسماعیلی سراجی؛ علیرضا قربانی* ؛ سید محمود انیشه | ||
گروه مهندسی برق ، واحد ساری ، دانشگاه آزاد اسلامی ، ساری ، ایران | ||
چکیده | ||
حلقه قفل تأخیر به طور وسیع در مدارات سنتز کنندههای فرکانس، فرستنده-گیرندههای دیجیتالی و همزمان سازی کلاک استفاده میشود.در حال حاضر، حلقه قفل تأخیر به علت زمان قفل شدن کمتر، سرعت بالاتر، شرایط بهتر از نظر پایداری و جیتر کمتربیشتر ازحلقه قفل فاز مورد توجه قرار میگیرد. در این مقاله، یک آشکارساز فاز-فرکانس پویا مبتنی بر وارونگر CMOS و مالتی پلکسر با ترمیم سطحMSL) ) ارائه میشود. در ادامه، یک پمپ بار جدید پیشنهاد میشود که تطابق جریانی دقیقی دارد. پمپ بار مبتنی بر تقویتکننده با فیدبک مثبت است که بهره بالایی دارد و در عین حال توان مصرفی آن نسبت به ساختار مرسوم افزایش نیافته است. نتایج شبیهسازی درفناوری18/0میکرومتر و با ولتاژ تغذیه 8/1 ولت توسط نرمافزار Cadence انجام میشود. نتایج شبیهسازی نشان میدهد که مقدار توان مصرفی استاتیک آشکارساز فاز-فرکانس برابر 5/0 میکرو وات و حداکثر فرکانس کاری آن ۲ گیگاهرتز است. همچنین، تطابق جریانی پمپ بارحدود 5/99 درصد است . | ||
کلیدواژهها | ||
سنتز کنندههای فرکانس؛ حلقه قفل تأخیر؛ آشکار ساز فاز- فرکانس پویا؛ پمپ بار؛ توان مصرفی پایین | ||
مراجع | ||
[1] B. Razavi, RF Microelectronics, Prentice Hall, 2012. [2] J. M. Lin, C. Y. Yang, “A Fast-Locking All-Digital Phase-Locked Loop With Dynamic Loop Bandwidth Adjustment,” , IEEE Transactions on Circuits and Systems I: Regular Papers, Vol. 62, pp. 2411 - 2422, 2015. [3] Y. Han ; Q. Zhang ; C. K. Li ; X. D. Li, “Analysis of the Influence of the Loop Filter in the Phase Locked Loop on the Output Phase Noise,”, IEEE 15th International Computer Conference on Wavelet Active Media Technology and Information Processing (ICCWAMTIP), pp. 185-189, 2018. [4] L. Zhang ; A. K. Poddar ; U. L. Rohde ; A. S. Daryoush, “Phase noise reduction in RF oscillators utilizing self-injection locked and phase locked loop,”, IEEE 15th Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems, pp. 86-88, 2015. [5] V. Melikyan ; V. Gevorgyan, “Low-Jitter Phase-Locked Loop With Ring Voltage Controlled Oscillator Using a Prompt Phase-Error Compensation Technique,”, IEEE 39th International Conference on Electronics and Nanotechnology (ELNANO), pp. 102-105, 2019. [6] P. Maillard, Radiation-hardended by design (RHBD) delay locked loops (DLLs): single eventtransient analysis, simulation, and hardening, Electrical Engineering Thesis, 2010. [7] Y. Boulghassoul, L. W. Massengill, A. L. Sternberg, and B. L. Bhuva, “Effects of technology scaling on the SET sensitivity of RF CMOS voltage-controlled oscillators,” IEEE Trans. Nucl. Sci., vol. 52, no. 6, pp. 2426–2432, Dec. 2005. [8] R. Jacob Baker, “CMOS Circuit Design, Layout, and Simulation”, Published by Wiley-IEEE, ISBN 978-0-470-22941-5 Revised Second Edition, 2008. [9] Y. J. Jung, S. W. Lee, D. Shim, W. Kim and S. I. Cho, "A Dual-Loop Delay-Locked Loop Using Multiple Voltage-Controlled Delay Lines," IEEE J. Solid-State Circuits, vol.36, no.5, pp. 784-791, May. 2001. [10] S. DasGupta, “Trends in Single Event Pulse Widths and Pulse Shapes in Deep Submicron CMOS,” MS Thesis, Vanderbilt University, Dec. 2007. [11] K. Arshak O. Abubaker E. Jafer "Design and imulation Difference Types MO hase Frequency Detector for high speed and low jitter PLL" Fifth International aracasonference on Devices, circuits and systems, Dominican Republic, 2004, Nov.3-5. [12] Shobhit Kumar Garg, and Balwinder Singh, “A Novel Design of an Efficient Low Power Phase Frequency Detector for Delay Locked Loop,”, IEEE International Conference on Power Electronics. Intelligent Control and Energy Systems (ICPEICES-2016), pp. 1-4, 2016. [13] Y. Sinan Hanay, "Delay Locked Loop Design," ECE 658 Project, December 2007. [14] MJ E. Lee, et aI., "Jitter Transfer Characteristics of Delay-Locked Loops, Theories and Design Techniques," IEEE J. Solid-State Circuits, vol. 38, pp. 614-621, April 2003. [15] H.-H. Chang, J.-W. Lin, and S.-1. Liu, A Fast Locking and Low Jitter Delay-Locked Loop Using DHDL," IEEE J. Solid-State Circuits, vol. 38, pp. 343-346, Feb. 2003. [16] R. Farjad-Rad et aI., A Low-Power Multiplying DLL for Low-Jitter Multigigahertz Clock Generation in Highly Integrated Digital Chips," IEEE J. Solid-State Circuits, vol. 37, pp. 1804-1812, Dec. 2002. [17] K. Khare, N. Khare, P. Deshpande, and V. Kulhade, "Phase frequency detector of delay locked loop at high frequency," Proceedings of IEEE International Conference in Semiconductor Electronics, (ICSE), pp.113-116, June 2008. [18] Yuwen Wang, Fan Ye, Junyan Ren, “A DLL Based Low-Phase-Noise Clock Multiplier with Offset-Tolerant PFD”, IEEE 10th International Conference on ASIC, pp. 1-4, 2013. [19] C.M. Hung, K.O. Kenneth, "A Fully Integrated 1.5 V 5.5 Ghz CMOS Phase Locked Loop", IEEE Journal Of Solid State Circuits, Vol. 37, Pp. 521-525, April 2002. [20] K. Sengupta, H. Hashemi, Maximum frequency of operation of CMOS static frequency dividers: Theory and design techniques, in: 13th IEEE International Conference on Electronics, Circuits and Systems, 2006. ICECS ’06, pp. 584–587. [21] J. Alvarez, H. Sanchez, G. Gerosa, R. Countryman, "A wide-bandwidth lowvoltage PLL for PowerPC™ microprocessors", IEEE J. Solid-State Circuits, vol. 30, pp. 383-391, Apr. 1995. [22] Vaishali; R. K. Sharma, "Low Power Charge Pump with reduced Glitch for PLL Applications" , Second International Conference on Intelligent Computing and Control Systems (ICICCS), 2018, pp. 1038-1041. [23] Jyoti Gupta, AnkurSangal and HemlataVerma, “High Speed CMOS charge Pump Circuit For PLL Applications using 90nm CMOS Technology” 2011 World Congress on Information and Communication Technologies, pages 346-349, 2011. [24] Nishant Kumar and Poornima Mittal, "Performance Investigation of 2:1 Multiplexer using 90nm Technology Node for Low Power Application", International Conference on Electrical and Electronics Engineering (ICE3-2020), 616-619, 2020. [25] SHEN-FU HSIAO, JIA-SIANG YEH and DA-YEN CHEN, "High-performance Multiplexer-based Logic Synthesis Using Pass-transistor Logic", VLSI Design, 2002 Vol. 15 (1), pp. 417–426. [26] S. M. Anisheh, H. Abbasizadeh, H.Shamsi, C. Dadkhah, K. Y. Lee, “98-dB Gain Class-AB OTA With 100 pF Load Capacitor in 180-nm Digital CMOS Process, IEEE ACCESS, vol. 7, pp. 17772 - 17779, 2019. [27] S. M. Anisheh, H. Abbasizadeh, H. Shamsi, C. Dadkhah, K. Y. Lee, “A 84 dB DC-Gain Two-Stage Class-AB OTA,” IET Circuits Devices & Systems, pp. 1-10, 2019. [28] J. A. Galan, A. J. López-Martín, R. G. Carvajal, J. Ramírez-Angulo, and C. Rubia-Marcos, “Super class-AB OTAs with adaptive biasing and dynamic output current scaling,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 54, no. 3, pp. 449-457, 2007. [29] Yavari, M.: ‘Hybrid cascode compensation for two-stage CMOS op-amps’‚IEICE trans. Electronics, 2005, 88, (6), pp. 1161-1165. | ||
آمار تعداد مشاهده مقاله: 264 تعداد دریافت فایل اصل مقاله: 211 |