آمار
| تعداد نشریات | 44 |
| تعداد شمارهها | 1,313 |
| تعداد مقالات | 16,162 |
| تعداد مشاهده مقاله | 52,726,838 |
| تعداد دریافت فایل اصل مقاله | 15,395,657 |
طراحی ضرب کننده تقریبی 16 بیتی با کاربری پردازش دیجیتال | ||
| پردازش سیگنال پیشرفته | ||
| مقاله 13، دوره 4، شماره 1 - شماره پیاپی 5، مرداد 1399، صفحه 151-158 اصل مقاله (1.1 M) | ||
| نوع مقاله: مقاله پژوهشی | ||
| شناسه دیجیتال (DOI): 10.22034/jasp.2020.13296 | ||
| نویسندگان | ||
| موسی یوسفی* 1؛ مصطفی قربانی2؛ خلیل منفردی3 | ||
| 1گروه مهندسی برق- دانشکده فنی ومهندسی دانشگاه شهید مدنی آذربایجان | ||
| 2دانشگاه شهید مدنی آذربایجان، دانشکده فنی و مهندسی، گروه برق | ||
| 3دانشکده مهندسی - دانشگاه شهید مدنی آذربایجان | ||
| چکیده | ||
| ضرب کنندهها از بلوکهای مهمی هستند که به صورت وسیع در سیستمهای پردازشی دیجیتال پیشرفته مورد استفاده قرار میگیرند. لذا ارائه یک ضرب کننده بهینه مزیت مهمی برای سیستم محاسباتی دیجیتالی به حساب میآید. ضرورتی ندارد که در تمام کاربریها از ضرب کنندههای دقیق استفاده شود، در برخی از کاربریها مانند پردازش سیگنال، سطح مشخصی از خطا قابل قبول است. یک بخش اﺳﺎﺳﯽ ضرب کننده، کمپروسور است که در ﻣﺮﺣﻠﻪ ﮐﺎﻫﺶ ﺣﺎﺻﻞﺿﺮبﻫﺎی ﺟﺰﺋﯽ در ﻋﻤﻞ ﺿﺮب مورد استفاده قرار میگیرد. در اﯾﻦ مقاله ﻃﺮحﻫﺎی ﺟﺪﯾﺪی ﺑﺮای ﮐﻤﭙﺮﺳﻮرﻫﺎی تقریبی15:4 و5:3، ارائه شده است که چه از نظر توان، تأخیر و خطاهای ایجاد شده نسبت به طرحهای پیشین عملکرد بهتری داشته است و با استفاده از کمپرسورهای تقریبی پیشنهادی، ضرب کننده16×16 بیتی تقریبی طراحی شده است. طرح پیشنهادی در محیط نرم افزار Cadence با استفاده از تکنولوژی180 نانومتر و ولتاژ تغذیه 8/1 ولت پیادهسازی و شبیهسازی شده است و نتایج شبیهسازی نشان میدهد که تأخیر کمپرسور5:3 پیشنهادی76/0 نانوثانیه و توان آن935/0 میکرو وات و فاصله خطای ایجاد شده برابر2± بهدست آمده است و همچنین برای کمپرسور15:4 تأخیر12/1 نانوثانیه و توان 75/4 میکرووات بهدست آمده است. | ||
| کلیدواژهها | ||
| ضرب کننده تقریبی؛ کمپروسور؛ پردازش دیجیتال؛ تاخیر انتشار | ||
| مراجع | ||
|
[1] Parhi, K.K., VLSI digital signal processing systems: design and implementation. 2007: John Wiley & Sons. [2] Flores, I., The logic of computer arithmetic. 1963. [3] Momeni, A., et al., Design and analysis of approximate compressors for multiplication. IEEE Transactions on Computers, 2014. 64(4): p. 984-994. [4] Kaur, J., N.K. Gahlan, and P. Shukla, Delay Power Performance Comparison of Array Multiplier in VLSI Design. International Journal of Advanced Research in Computer Science and Electronics Engineering, 2012. 1(3): p. 41-44. [5] Liu, D., Embedded DSP processor design: Application specific instruction set processors. 2008: Elsevier. [6] Abed, S.e., et al., Low power Wallace multiplier design based on wide counters. International Journal of Circuit Theory and Applications, 2012. 40(11): p. 1175-1185. [7] Chandravathi, B. and D. Nagaraju, High speed and Area Efficient Rounding Based Approximate Multiplier for Digital Signal Processing. 2018. [8] Faraji, H. and M. Mosleh, A fast wallace-based parallel multiplier in quantum-dot cellular automata. International Journal of Nano Dimension, 2018. 9(1): p. 68-78. [9] Pishvaie, A., G. Jaberipur, and A. Jahanian, Improved CMOS (4; 2) compressor designs for parallel multipliers. Computers & Electrical Engineering, 201 38(6): p. 1703-1716. Kwon, O., K. Nowka, and E.E. Swartzlander, A 16-bit by 16-bit MAC design using fast 5: 3 compressor cells. Journal of VLSI signal processing systems for signal, image and video technology, 2002. 31(2): p. 77-89. Mehrabi, S., et al., Design, analysis, and implementation of partial product reduction phase by using wide m: 3 (4≤ m≤ 10) compressors. International Journal of High Performance Systems Architecture, 2013. 4(4): p. 231-241. Maunika, N.V. and M.V. Devi, A dwindled power and delay of Wallace tree multiplier. International Journal of Engineering and Innovative Technology (IJEIT), 2012. 2(4(. Marimuthu, R., Y.E. Rezinold, and P.S. Mallick, Design and analysis of multiplier using approximate 15-4 compressor. IEEE Access, 2016. 5: p. 1027-1036. | ||
|
آمار تعداد مشاهده مقاله: 570 تعداد دریافت فایل اصل مقاله: 365 |
||