تعداد نشریات | 44 |
تعداد شمارهها | 1,303 |
تعداد مقالات | 16,035 |
تعداد مشاهده مقاله | 52,540,733 |
تعداد دریافت فایل اصل مقاله | 15,244,947 |
بررسی عملکرد مالتیپلکسر سه ارزشی مبتنی بر ترانزیستورهای اثر میدان نانولوله کربنی | ||
مجله مهندسی برق دانشگاه تبریز | ||
مقاله 38، دوره 50، شماره 2 - شماره پیاپی 92، مرداد 1399، صفحه 943-953 اصل مقاله (1.18 M) | ||
نوع مقاله: علمی-پژوهشی | ||
نویسندگان | ||
الهام نیک بخت بیدگلی؛ داریوش دیدبان* | ||
دانشکده مهندسی برق و کامپیوتر - دانشگاه کاشان | ||
چکیده | ||
با توجه به کاهش مقیاس قطعات نیمههادی و مدارات مجتمع تا میزان محدوده نانومتر، صنعت نیمههادی با چالشهای زیادی روبرو خواهد بود. ترانزیستورهای مبتنی بر نانولولههای کربنی بهدلیل ابعاد بسیار کم، سرعت بالا و مصرف کمتوان و همچنین بهخاطر مشابهبودن عملکردشان با CMOS توجه طراحان مدارهای منطقی و سیستم دیجیتالی را جلب کردهاند. استفاده از منطق چند-ارزشی (MVL) بهدلیل کاهش عملیات ریاضی، موجب کاهش سطح تراشه و کاهش توان مصرفی در مقایسه با منطق دو ارزشی میشود. در این مقاله یک طراحی جدید از مالتیپلکسر با منطق سهارزشی مبتنیبر ترانزیستورهای اثر میدان نانولوله کربنی (CNTFET) ارائه شده است. در نهایت، یک مقایسه از لحاظ توان و عملکرد مالتیپلکسر سهارزشی CNTFET در برابر مالتیپلکسر سهارزشی خانواده CMOS که طراحی آن نیز در این مقاله انجام شده، ارائه شده است. در ادامه نتایج شبیهسازی که با بهرهگیری از نرمافزار HSPICE در تکنولوژی 32 نانومتر بهدست آمده ارائه گردیده است. نتایج شبیهسازی بهبود 60% تا 65% در مقدار تأخیر، %96.4 تا 98% در مقدار توان مصرفی و تقریباً 99% در مقدار انرژی مصرفی مدار مالتیپلکسر سه ارزشی مبتنیبر CNTFET را نسبت به مدار مشابه مبتنی بر CMOS پیشنهادی نشان میدهد. همچنین PDP بهمیزان 99% بهبود مییابد. | ||
کلیدواژهها | ||
ترانزیستور اثر میدان نانولوله کربنی؛ مالتیپلکسر؛ منطق چند ارزشی؛ منطق سه ارزشی؛ نانولوله کربنی | ||
مراجع | ||
[1] G. Moore, “Moore’s law,” Electronics Magazine, vol. 38, 1965. [2] مهسا مهراد، میثم زارعی، "ارائه ساختار نوین ترانزیستور اثر میدان سیلیسیم روی عایق دو گیتی با پنجره اکسید در درین گسترده شده به منظور کاربرد در تکنولوژی نانو"، مجله مهندسی برق دانشگاه تبریز، جلد 47 ، شماره 2، صفحات 80-86، 1396. [3] محمد کاظم انوری فرد، "انسداد میدان الکتریکی جانبی از نواحی درین و سورس جهت بهبود اثرات کانال کوتاه در افزاره nano-SOI"، مجله مهندسی برق دانشگاه تبریز، جلد 48، شماره 3، صفحات 991-998، 1397. [4] P. Avouris, R. Martel, V. Derycke and J. Appenzeller, “Carbon nanotube transistors and logic circuits,” Physica B: Condensed Matter, vol. 323, pp. 6-14, 2002. [5] J. Guo, M. Lundstrom and S. Datta, “Performance projections for ballistic carbon nanotube field-effect transistors,” Applied Physics Letters, vol. 80, pp. 3192-3194, 2002. [6] M. H. Moaiyeri, R. F. Mirzaee, K. Navi and O. Hashemipour, “Efficient CNTFET-based ternary full adder cells for nanoelectronics,” Nano-Micro Letters, vol. 3, pp. 43-50, 2011. [7] K. Roy, S. Mukhopadhyay and H. Mahmoodi-Meimand, “Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits,” Proceedings of the IEEE, vol. 91, pp. 305-327, 2003. [8] A. K. Jain, R. J. Bolton and M. H. Abd-El-Barr, “CMOS multiple-valued logic design. I. Circuit implementation,” IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, vol. 40, pp. 503-514, 1993. [9] R. F. Mirzaee, K. Navi and N. Bagherzadeh, “High-efficient circuits for ternary addition,” VLSI Design, vol. 2014, p. 10, 2014. [10] E. Ozer, R. Sendag and D. Gregg, “Multiple-valued logic buses for reducing bus energy in low-power systems,” IEE Proceedings-Computers and Digital Techniques, vol. 153, pp. 270-282, 2006. [11] M. H. Moaiyeri, R. F. Mirzaee, A. Doostaregan, K. Navi and O. Hashemipour, “A universal method for designing low-power carbon nanotube FET-based multiple-valued logic circuits,” IET Computers & Digital Techniques, vol. 7, pp. 167-181, 2013. [12] J. T. Butler and H. G. Kerkhoff, “Multiple-valued CCD circuits,” Computer, vol. 21, pp. 58-69, 1988. [13] M. Davio and J.-P. Deschamps, “Synthesis of Discrete Functions Using 12L,” IEEE Transactions on Computers, vol. 30, 1981. [14] S. Onneweer, H. Kerkhoff and J. Butler, “Structural computer-aided design of current-mode CMOS logic circuits,” DTIC Document1988. [15] F. Pelayo, A. Prieto, A. Lloris and J. Ortega, “CMOS current-mode multivalued PLAs,” IEEE transactions on circuits and systems, vol. 38, pp. 434-441, 1991. [16] M. Bhat and H. Jamadagni, “Power optimization in current mode circuits,” in VLSI Design, 2005. 18th International Conference on, 2005, pp. 175-180. [17] J. Deng and H.-S. P. Wong, “A circuit-compatible SPICE model for enhancement mode carbon nanotube field effect transistors,” in International Conference on Simulation of Semiconductor Processes and Devices, pp. 166-169, 2006. [18] V. Derycke, R. Martel, J. Appenzeller and P. Avouris, “Carbon nanotube inter-and intramolecular logic gates,” Nano Letters, vol. 1, pp. 453-456, 2001. [19] H. Hashempour and F. Lombardi, “An efficient and symbolic model for charge densities in ballistic carbon nanotube FETs,” in Sixth IEEE Conference on Nanotechnology (IEEE-NANO), pp. 23-26, 2006. [20] Q. Zhao, M. B. Nardelli and J. Bernholc, “Ultimate strength of carbon nanotubes: a theoretical study,” Physical Review B, vol. 65, pp. 144105, 2002. [21] B. J. Cox and J. M. Hill, “Exact and approximate geometric parameters for carbon nanotubes incorporating curvature,” Carbon, vol. 45, pp. 1453-1462, 2007. [22] M. Batmunkh, M. J. Biggs and J. G. Shapter, “Carbon Nanotubes for Dye‐Sensitized Solar Cells,” Small, vol. 11, pp. 2963-2989, 2015. [23] M. H. Moaiyeri, A. Doostaregan and K. Navi, “Design of energy-efficient and robust ternary circuits for nanotechnology,” IET Circuits, Devices & Systems, vol. 5, pp. 285-296, 2011. [24] M. A. Tehrani, F. Safaei, M. H. Moaiyeri and K. Navi, “Design and implementation of multistage interconnection networks using quantum-dot cellular automata,” Microelectronics Journal, vol. 42, pp. 913-922, 2011. [25] P. Avouris, “Molecular electronics with carbon nanotubes,” Accounts of chemical research, vol. 35, pp. 1026-1034, 2002. [26] Z. Kordrostami and M. H. Sheikhi, Fundamental physical aspects of carbon nanotube transistors, in Carbon Nanotubes, INTECH Open Access Publisher, 2010. [27] A. Rahman, J. Guo, S. Datta and M. S. Lundstrom, “Theory of ballistic nanotransistors,” IEEE Transactions on Electron Devices, vol. 50, pp. 1853-1864, 2003. [28] Y. B. Kim, Y.-B. Kim and F. Lombardi, “A novel design methodology to optimize the speed and power of the CNTFET circuits,” in 52nd IEEE International Midwest Symposium on Circuits and Systems (MWSCAS'09), pp. 1130-1133, 2009. [29] F. Sharifi, M. H. Moaiyeri, K. Navi and N. Bagherzadeh, “Quaternary full adder cells based on carbon nanotube FETs,” Journal of Computational Electronics, vol. 14, pp. 762-772, 2015. [30] P. Keshavarzian, “Novel and general carbon nanotube FET-based circuit designs to implement all of the 39 ternary functions without mathematical operations,” Microelectronics Journal, vol. 44, pp. 794-801, 2013. [31] S. Lin, Y.-B. Kim and F. Lombardi, “A novel CNTFET-based ternary logic gate design,” in 52nd IEEE International Midwest Symposium on Circuits and Systems (MWSCAS'09), pp. 435-438, 2009. [32] A. Raychowdhury and K. Roy, “A novel multiple-valued logic design using ballistic carbon nanotube FETs,” in 34th International Symposium on Multiple-Valued Logic Proceedings, pp. 14-19, 2004. [33] A. Raychowdhury and K. Roy, “Carbon-nanotube-based voltage-mode multiple-valued logic design,” IEEE Transactions on Nanotechnology, vol. 4, pp. 168-179, 2005. [34] S. Lin, Y.-B. Kim and F. Lombardi, “CNTFET-based design of ternary logic gates and arithmetic circuits,” IEEE transactions on nanotechnology, vol. 10, pp. 217-225, 2011. [35] K. You and K. Nepal, “Design of a ternary static memory cell using carbon nanotube-based transistors,” Micro & Nano Letters, vol. 6, pp. 381-385, 2011. [36] M. H. Moaiyeri, R. F. Mirzaee, A. Doostaregan, K. Navi and O. Hashemipour, “A universal method for designing low-power carbon nanotube FET-based multiple-valued logic circuits,” IET Computers & Digital Techniques, vol. 7, pp. 167-181, 2013. [37] K. Navi, M. Rashtian, A. Khatir, P. Keshavarzian and O. Hashemipour, “High speed capacitor-inverter based carbon nanotube full adder,” Nanoscale research letters, vol. 5, pp. 859-862, 2010. [38] M. Serra, “Applications of multi-valued logic to testing of binary and MVL circuits,” International journal of electronics, vol. 63, pp. 197-214, 1987. [39] S. Lin, Y.-B. Kim and F. Lombardi, “CNTFET-based design of ternary logic gates and arithmetic circuits,” IEEE transactions on nanotechnology, vol. 10, pp. 217-225, 2011. [40] A. Rahman, J. Guo, S. Datta and M. S. Lundstrom, “Theory of ballistic nanotransistors,” IEEE Transactions on Electron Devices, vol. 50, pp. 1853-1864, 2003. [41] A. Rahman, J. Wang, J. Guo, M. S. Hasan, Y. Liu and A. Matsudaira, FETToy online tool, February 2006, https://www.nanohub.org/resources/220. [42] D. Mann, A. Javey, J. Kong, Q. Wang and H. Dai, “Ballistic transport in metallic nanotubes with reliable Pd ohmic contacts,” Nano Letters, vol. 3, pp. 1541-1544, 2003. [43] H. Vani, R. Sagar and H. Rohini, “Multiplexer based Design for Ternary Logic Circuits,” in International journal of computer applications, pp. 5-8, 2015. [44] C. Vudadha, S. Katragadda and P. S. Phaneendra, “2: 1 Multiplexer based design for ternary logic circuits,” in IEEE Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics (PrimeAsia), pp. 46-51, 2013. | ||
آمار تعداد مشاهده مقاله: 576 تعداد دریافت فایل اصل مقاله: 472 |